隨著半導體器件特征尺寸的減小,尤其是到納米階段,芯片的物理設計面臨時序收斂、低功耗、可制造性等很多巨大挑戰。時鐘設計與綜合是影響時序收斂的關鍵。本文分析了目前集成電路中時鐘設計的背景,并介紹了時鐘樹綜合的相關理論知識和數字物理后端設計的參考流程。結合經常被使用的幾種時鐘網絡的結構,研究了一種混合時鐘設計的方法。這種方法是包括了底層的local tree和頂層的top tree兩部分,頂層的top tree通過H-tree來驅動mesh網絡,這種方法可以很大程度的平衡時鐘的偏差,底部local tree的設計采用聚類的思想,這樣使時鐘路徑保持相對接近,這兩種設計都可以有效的減小時鐘偏差,同時能夠減小OCV對時鐘的影響。最后在40nm工藝下,實現了這種時鐘結構,很大程度的減小了時鐘偏差和OCV對整個電路的影響,論文中介紹了整個設計的思想和算法,并詳細分析了實現流程步驟。結果表明,使用這種時鐘結構,能夠有效的減小時鐘偏差和OCV對設計的影響,將時鐘偏差控制在50ps以內,體現這種時鐘結構的優越性。
【學位授予單位】：大連理工大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

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本文編號：2381037