相變存儲(chǔ)器具有尺寸小、功耗低、工作速度快、抗疲勞性優(yōu)異、抗干擾能力強(qiáng)等優(yōu)點(diǎn)。隨著相變存儲(chǔ)器存儲(chǔ)密度的不斷提升,相變存儲(chǔ)芯片的引腳數(shù)目越來越多,引腳也越來越密集。芯片封裝的結(jié)構(gòu)和方法將決定芯片使用過程中的穩(wěn)定性以及與其他電路連接的好壞,影響到芯片的性能。然而高密度多引腳陣列的封裝測(cè)試仍不成熟。對(duì)高密度多引腳陣列封裝,目前主流的貼片封裝技術(shù)和BGA封裝技術(shù)存在封裝翹曲、返修困難等問題。存儲(chǔ)陣列的封裝測(cè)試有助于高效的完成基本存儲(chǔ)單元的可靠性分析,對(duì)于存儲(chǔ)器的研發(fā)至關(guān)重要因此,目前迫切地需要一種能夠封裝高密度多引腳芯片的方法。本文著重研究了多引腳相變存儲(chǔ)陣列的封裝及測(cè)試。針對(duì)多引腳高密度芯片設(shè)計(jì)了一種新型的封裝方法,完成了高密度多引腳芯片封裝,利用半導(dǎo)體分析測(cè)試儀、探針臺(tái)等設(shè)備完成32Mbits相變存儲(chǔ)陣列的測(cè)試。該封裝方法有效解決了封裝中的翹曲問題,不會(huì)出現(xiàn)焊接故障,減少對(duì)溫度的敏感性,且封裝芯片可拆卸、更換。并在32Mbits相變存儲(chǔ)陣列封裝的基礎(chǔ)上完成器件性能測(cè)試,實(shí)現(xiàn)讀寫操作。本文搭建了一個(gè)針對(duì)多引腳相變存儲(chǔ)陣列的測(cè)試系統(tǒng),完成了容量為32Mbits相變存儲(chǔ)陣列的測(cè)試。本文采用的相變存...

【文章頁數(shù)】：66 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖2-4相變存儲(chǔ)陣列芯片PAD植球圖相變存儲(chǔ)陣列的PAD表面層為Au，則無需UBM（凸塊底部金屬化），但也要做表面處理（例如，加強(qiáng)鈍化層、鋪重布線層、表面平坦化等）便于植球，如果PAD表面為Al，由于錫與Al不浸潤，需要在PAD表面鍍上一層NiPd....

圖2-532Mbits相變存儲(chǔ)陣列封裝實(shí)物圖圖2-632Mbits相變存儲(chǔ)陣列封裝到測(cè)試板實(shí)物圖32Mbits相變存儲(chǔ)陣列芯片封裝完成后的測(cè)試結(jié)果如圖2-7所示，的32M變存儲(chǔ)陣列芯片的相變存儲(chǔ)單元初始阻止為850K，在4.8V時(shí)發(fā)生相變，電變到85K....

圖2-632Mbits相變存儲(chǔ)陣列封裝到測(cè)試板實(shí)物圖存儲(chǔ)陣列芯片封裝完成后的測(cè)試結(jié)果如圖2-7所的相變存儲(chǔ)單元初始阻止為850K，在4.8V時(shí)發(fā)裝后的32Mbits相變存儲(chǔ)陣列測(cè)試為通路，并且12345678電壓(V)12345678R=850KR=85K

華中科技大學(xué)碩士學(xué)位論文陣列的各個(gè)參數(shù)，包括導(dǎo)通情況，導(dǎo)通率，閾值電壓電流，相變單態(tài)電阻以及閾值電壓電流對(duì)晶態(tài)和非晶態(tài)電阻的影響。相變存儲(chǔ)陣有兩種方法：1、利用探針臺(tái)扎針的方法進(jìn)行測(cè)試，2、將相變存儲(chǔ)裝后制作測(cè)試板，利用外圍譯碼電路和控制電路選擇測(cè)試單元施加....

本文編號(hào)：3990769