基于三相位求值模式提出了一種三相單軌脈沖寄存器（TSPR）,該寄存器可在時鐘邊沿到來之后依次完成放電、充電、寫入三個操作.由于輸出節點在每個周期內經歷一次充電和一次放電操作,因此所有數據處理過程都具有相同功耗,達到了單元功耗與處理數據無關的目的.仿真驗證表明TSPR邏輯功能正確,并且具有小于1.73%的歸一能量差.進一步采用TSPR實現高級加密標準（AES）算法中的8位S盒結構以驗證其抗差分功耗分析（DPA）攻擊能力.實驗結果證明:TSPR可以將正確密鑰與功耗之間的相關性系數降低81.82%,有效地減少數據處理過程中的信息泄露,提高電路的抗攻擊能力. 

【文章來源】：華中科技大學學報(自然科學版). 2020,48(04)北大核心

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【部分圖文】：

TSPL邏輯結構原理圖

TSPL采用三階段工作模式，分別為預充電階段、求值階段及放電階段．在預充電階段，Tpch為高電位，P1晶體管導通，輸出節點O被充電到高電位；在求值階段，Teva為高電位，N3晶體管導通，輸出節點O會根據下拉網絡的通斷進行放電；在放電階段，Tdch為高電位，此時N4晶體管導通，輸出節點O上的殘余電荷被完全泄放掉．圖2為TSPL邏輯結構的工作時序圖．在一個完整的求值周期內，TSPL邏輯單元都會進行預充電、求值、放電三個操作，輸出節點總會在求值周期開始時充電到1，而在求值周期結束時放電到0，不會受到輸入信號的影響，從而保證了在一個周期內的功耗恒定，具有很好的抵抗DPA攻擊的能力．

TSPR的工作原理如下：當時鐘在低電平時，此時TDCH信號與TEVA信號為低電平，TPRE信號為高電平．P1,N1,N3和N4晶體管關斷，節點O保持原有的狀態不變，P2,N6,N7和N8晶體管關斷，輸出節點Q不再與信號TD有關系而維持在它原有的狀態．當時鐘上升沿到來后，寄存器分別經過三個階段完成數據的寫入過程．a.放電階段．在時鐘上升沿到來之后，TDCH信號首先由低電位變成高電位，此時寄存器進入放電階段．受TDCH信號控制的N3,N4,N7,N8晶體管全部導通，同時由于TPRE信號仍為高電位，P1和P2晶體管關斷，使得內部節點O1,Y1,Y2及輸出節點Q上的電荷都被完全被泄放掉，實現寄存器內部電荷清0.

【參考文獻】：
期刊論文
[1]一種基于寄存器翻轉時刻隨機化的抗DPA攻擊技術[J]. 樂大珩,齊樹波,李少青,張民選.  計算機研究與發展. 2012(03)



本文編號：2971401